DRAM产业的九大进入金年会- 金年会体育- 官网APP壁垒

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　　如果说逻辑芯片依靠摩尔定律不断推高数字世界的算力上限，那么 DRAM 更像是承载这一切运算结果的“记忆器官”。但与逻辑芯片领域设计与制造分离、百家争鸣的格局不同，DRAM 行业在过去四十年里经历的是一场极其残酷的淘汰赛，最终留在赛场上的少数玩家，构成了一个极高进入壁垒的产业生态。

　　20 世纪 80 年代“美日争霸”时期，全球 DRAM 主要厂商一度超过二十家；而今天，市场已经高度集中在三星电子、SK 海力士和美光科技三家公司手中，根据TrendForce统计，2025年Q4合计掌控了全球 90.5% 的市场份额i，而且长年保持在这一水平，这种集中并非偶然，而是长期的市场演化和企业竞争的结果。

　　从历史数据看，DRAM 行业的赫芬达尔—赫希曼指数（HHI）在 2000 年代初仍处于中等集中水平；但在 2013 年尔必达（Elpida）破产并被美光收购ii后，HHI 快速跃升至高度集中（Oligopoly）区间。这一节点，标志着行业结构发生了根本转变，行业格局从此前以价格战和产能扩张为主导的“消耗战”，进入了以高度自律和隐性协调为特征的三足鼎立阶段。

　　本文从九个维度系统分析这一产业演化的过程，从 JEDEC 标准所形成的制度性进入壁垒，到 DRAM 在原子尺度上逼近物理极限的技术约束；从巨额资本开支与折旧压力的经济学逻辑，到专利体系构成的法律防御网络。

　　最终的结论是，DRAM 产业今日所呈现出的高门槛，并非由单一因素造成，而是物理规律、经济结构与法律制度诸多因素长期叠加的结果，形成了一张高度耦合的复合防御网，在这张防御网之下，任何后来者的试错成本和风险都会呈指数级上升，DRAM产业也因此可能是进入壁垒最高的半导体细分领域。

　　那么，在这么高壁垒的产业结构之下，新进入的玩家若能够真正跨入 DRAM 核心赛道，并逐步站稳脚跟，其背后的技术难度、资本压力与组织能力，都足以说明这是一项极其艰难、也极其罕见的产业成就。

　　DRAM 产业最突出的特征，在于其苛刻的标准化程度，这一点从根本上塑造了这个行业的竞争方式。

　　JEDECiii制定的统一标准，使 DRAM 成为高度同质化的产品，也把规模经济的效应推到了极限。与逻辑芯片可以通过架构选择（如 ARM 与 x86）或专用设计（ASIC）实现差异化不同，DRAM 在功能、接口和使用方式上几乎没有回旋余地。

　　但是标准化本身是一把双刃剑，一方面带来巨大的兼容性红利，但双刃剑的另一方面是，产品高度同质化。

　　JEDEC 对 DRAM 的引脚定义、电气特性、信号时序参数（如 tRAS、tRCD、tCL）以及封装形式都作出了极为细致的规定。

　　这种高度统一的标准，确实大幅降低了整机厂和系统集成商的兼容成本，使内存可以像通用零部件一样被自由替换，对行业来说，减少了大量的交易费用，上下游不用为规格的问题重复谈判，也不用为了价格发现而增加不必要的摩擦成本，但对制造商而言，每家厂商的产品就变成几乎无差异的标准品，不具备实施差异化战略的空间，比价格就成了产品销售的日常，因此构成了一种难以逃脱的“同质化陷阱”。

　　在功能层面，无论是三星、SK 海力士还是美光生产的 DDR5-4800 颗粒，在理论和实际应用中都必须完全可互换。这意味着厂商几乎不可能依靠通常的产品所追求的“差异化的独特功能”获得溢价空间。

　　任何试图偏离 JEDEC 规范的设计创新，都有可能导致产品无法被主流 CPU 平台（如 Intel Xeon 或 AMD EPYC）识别，从而被主流市场直接排除在外。

　　在这种结构下，生产标准化DRAM 的厂商，市场地位更接近于经典经济学意义上的“价格接受者”。由于产品差异性极低，客户的采购决策高度依赖价格，市场价格主要由整体供需关系决定。除非某一厂商的市场份额大到足以通过供给调节影响全球价格，否则单个企业很难拥有定价权。这也迫使所有参与者将竞争的焦点收缩到极致压低成本的同一个方向上。

　　在高度同质化的前提下，DRAM 的成本结构呈现出明显的固定成本主导，边际成本相对较低的特征，这进一步放大了规模经济的作用，并在竞争中不断制造出类似赢家通吃的局面。

　　在先进 DRAM 制造中，晶圆厂建设、EUV 光刻设备采购以及持续性的研发投入，通常占据总成本的七成以上；相比之下，硅片、特种气体和化学品等可变成本的比重反而较低。一座先进的 12 英寸晶圆厂，投资规模往往动辄超过百亿美元，这意味着进入门槛本身就极高。

　　当产量上升时，这些巨额固定成本会被迅速摊薄。拥有月产 10 万片晶圆产能的厂商，其单颗芯片所承担的固定成本，远低于月产仅 3 万片的竞争对手。

　　正是这种高度非线性的规模经济效应，使得 DRAM 行业天然倾向于强者恒强，大者恒大的内在规律，市场份额越大，单位成本越低；成本越低，就越有能力在价格战中存活下来，甚至主动出击。这种循环，最终形塑了头部厂商难以撼动的成本护城河。

　　在半导体制造中，“学习曲线”不再是管理学教科书里的抽象概念，而是一条由物理与化学约束共同塑造的硬规律。

　　它描述的是一个残酷又非常稳定和确定的事实，随着累计产量的不断翻倍，单位成本会以相对固定的比例下降，而这其中的关键原因，就是良率的改善。张忠谋先生在多次访谈中一再强调学习曲线在晶圆代工产业中的重要性。这一规律也完全适用于DRAM产业。

　　DRAM 制造是人类目前掌握的最精密工程之一。一颗现代 DRAM 芯片内部，堆叠着数百亿个电容与晶体管，只要其中极小一部分偏离工艺窗口，整颗芯片就会报废，或被迫降级销售。当一个全新的制程节点，无论是 1α 还是 1β ，刚进入量产阶段时，良率往往惨不忍睹，低于 50%的情况并不少见。

　　良率的提升，并不存在任何捷径。它只能通过大量、重复、枯燥的试错完成，如果刻蚀时间多 0.1 秒，侧壁可能就会塌陷；又比如，气体流量偏一点点，缺陷密度就会飙升；假如光刻对位出现纳米级误差，整排 1T1C 单元管vi都会失效。工艺工程师们所做的工作，本质上是在成千上万个工艺参数之间，寻找一个极窄却稳定的平衡点。

　　所谓的学习效应，主要来源正是这些生产线上的失败或失效的样本。它们不仅仅是关于工艺和良率的知识，更是技术进步的代价。

　　学习曲线真正可怕的地方，在于它奖励的不是有多努力，而是累积量产数量上的领先，具有很强的马太效应。因此在 DRAM 产业中，决定竞争地位的不是当前产能，而是历史上已经生产过多少颗芯片。

　　三星与 SK 海力士在过去几十年里，累计制造了以万亿计的 DRAM 单元。这些产量转化成了一座庞大的隐性知识库，比如，工程师的经验判断、设备调校的历史记录、自动化系统在异常情况下的响应策略。这些东西统统都不会写进专利，也无法通过设备采购获得，但却深刻的决定了良率的天花板。

　　而在产业发展历史上，尤其是在化工与半导体这类高复杂度产业中，当领先者在累计产量上形成数量级优势时，新进入者想要存活下来的概率通常都会很低。对新进入者而言，挑战并不在于是否买得到与美光相同型号的设备，而在于如何让这些设备跑出相同的结果。

　　这种差距，最终会以一种极其具体的形式显现出来，也就是所谓的良率成本。而良率成本是对新进入者的隐形惩罚，假设成熟厂商的良率稳定在 95%，而新进入者只能做到 60%。这并不是简单的“少赚一点”，而是意味着后者必须无条件吞下 40% 的原材料浪费、设备折旧与工程工时。为了在市场上以同样的价格出售产品，新进入者只能用资本去填补这道缺口。

　　这种用钱换经验的过程，往往不是一年两年，而是以制程世代为单位的长期消耗。更残酷的是，DRAM 的学习曲线极为陡峭。早期世代的经验显示，良率的学习率约在 15%—20% 之间。而在 EUV 时代，工艺步骤数成倍增加，每一个错误的后果都会被放大vii。

　　更关键的是，这些真正决定良率的“配方”，比如原子层沉积的厚度窗口、深宽比蚀刻的侧壁保护策略、退火曲线的温度梯度等，他们并不体现在芯片成品上。你可以切开芯片，看到结果，却永远看不到过程。这也是为什么工艺数据对DRAM企业来说永远都是高度保密的资料，因为这些数据承载了企业的学习曲线，是竞争优势的关键来源。

　　学习曲线最终通过“时间”完成它的闭环。在位者可以将上一代制程中积累的经验，部分迁移到下一代节点，从而实现数月级别的良率爬坡。而新进入者则不得不从零开始冷启动。当他们终于把某一代制程的良率拉到可接受水平时，领先者往往已经完成了下一代的量产准备。

　　这形成了一种典型的“移动靶”效应，市场价格随着先进制程的导入持续下行，而追赶者的产品在刚刚成熟之际，便已经站在成本曲线的劣势一侧。

　　在 DRAM 产业中，追赶并不是单纯的线性努力，而更像西西弗斯推石上山。石头每次快要到顶，山本身就又长高了一截。想要追上，需要持续的向上加速度。

　　在半导体产业中，逻辑芯片与存储芯片走上了两条完全不同的道路。前者孕育了 Fabless–Foundry 的高度分工体系，而后者，尤其是 DRAM产业，几乎毫无例外地演化为 IDM（垂直整合制造）模式。在《为什么DRAM产业不可能复制“台积电模式”》一文中，我们已经展开讨论过这个话题，本文中，仅做简单的补充说明。

　　与逻辑芯片制造不同，在 DRAM 中，“设计”与“制造”并不存在清晰的边界。存储阵列的几何布局、电容尺寸、位线间距，从一开始就必须围绕具体工艺能力来展开。这种深度耦合，被行业称为设计&工艺协同优化（DTCO），但在 DRAM 领域，它更像是一种生存前提viii。

　　以漏电控制为例，这是 DRAM 最核心、也是最致命的失效模式。电容中的电荷一旦流失，数据就不复存在。为此，DRAM 必须使用高阈值电压（High-Vt）晶体管，以牺牲速度换取稳定性。这一取向，与逻辑芯片不断追求低阈值、高性能的工艺路线完全背道而驰。如果将 DRAM 交由标准逻辑代工厂生产，结果往往是灾难性的，晶体管“过于先进”，反而可能导致电荷迅速泄漏，刷新频率失控，产品根本无法商用。

　　更复杂的是，电容之间的电磁耦合、位线噪声、侧壁损伤等问题，都要求设计阶段就考虑具体机台的系统性偏差。这意味着，设计工程师与工艺工程师必须处在同一个反馈闭环中，实时相互修正。IDM 厂商可以通过微调工艺“救回”一个边缘设计，也可以反向修改版图以适应工艺极限。一旦设计与制造被拆分，这种高频、深度的协同便不复存在，DRAM 所需的密度与良率也随之成为空谈。

　　历史上，曾有大量厂商试图以“代工模式”切入 DRAM 产业，但结果普遍并不理想，部分厂商依赖外部技术授权推进 DRAM 量产，在缺乏核心工艺研发能力的情况下，实际上成为技术提供方的延伸产能。一旦授权方自身陷入困境或终止技术支持，下游厂商便会很快面临技术断供的风险。

　　同样，某些看似先进的 DRAM 技术路径，若缺乏足够规模的自有产能来内部化完成良率爬坡和工艺验证，很容易在新技术导入阶段，就遭遇系统性失败。

　　DRAM 并不是“拿到蓝图就能复制”的产业，任何脱离垂直整合、缺乏长期工艺积累的尝试，最终往往会在良率、成本或技术节奏上被现实淘汰。

　　正是在这些物理约束、经济结构和演化规律的共同作用下，IDM 模式在 DRAM 产业中并非选择题，在其他路径纷纷失败之后，IDM是物竞天择下的一种无法回避的宿命。

　　如果说技术和良率决定了 DRAM 厂商能否“做得出来”，那么资本支出和现金流结构则决定了它们能否“熬得下去”。在所有半导体子行业中，DRAM 是对资本密度要求最极端的领域之一。资本支出不仅是入场门票，更是一种持续不断且构成必要条件的生存成本。

　　从长周期来看，DRAM 龙头厂商必须将相当大比例的年度营收重新投入资本支出，用于设备更新、产能扩张和新厂建设。行业经验显示，这一比例通常在 30% 以上，在景气高点甚至接近或超过 40%。换言之，即便在赚钱的年份，厂商也很难真正把钱变成可以分给股东的利润。

　　从绝对规模看，三星电子、SK 海力士和美光三家公司的年度资本支出合计，常年维持在数百亿美元的量级。以近年的投资规划为例，三星的半导体资本支出单年即达到数百亿美元，其中存储器占据了最核心的位置；SK 海力士则在 HBM 需求快速增长的背景下，持续加码 EUV 和先进封装相关投资，使 DRAM 业务的资本强度进一步上升。

　　这种投入在先进制程节点上尤为明显。随着 1a nm 及之后世代全面引入 EUV 光刻，一台设备的价格已经上升到数亿美元。更重要的是，EUV 并非买一台就够，制程演进意味着使用层数持续增加，当使用EUV的层数从个位数上升时，光刻设备相关的资本支出也必须指数式提升。

　　另一方面，一座在今天被称为“尖端”的 DRAM 晶圆厂，往往在三到五年内就不再“先进”，很可能就失去参与高毛利产品竞争的资格。这迫使厂商，还得不断进行再投资，以维持技术代际的同步。

　　高资本支出并不仅仅体现在采购设备的那一刻，更通过折旧机制，长期影响着企业的财务结构。半导体设备通常五到七年内完成折旧，而其实际可用寿命往往更长。这种会计报表与物理现实寿命之间的差距，构成了 DRAM 行业一个极为重要、但却不易被外人察觉的进入壁垒。

　　对于新进入者而言，新厂投产后的头几年，正好处在良率尚未稳定、单位成本偏高的阶段，却要同时承担最沉重的折旧费用。这种“高成本叠加高折旧”的组合，几乎注定会在财务报表上体现为持续亏损，并迅速吞噬现金流。一旦外部融资环境收紧，企业便可能陷入资金链压力加大的困境。

　　相比之下，老牌 DRAM 厂商手中往往掌握着大量已经完成折旧、但仍在稳定生产成熟制程产品的工厂。这些产线虽然技术代际较旧，却几乎不再承担折旧负担，能够持续产生强劲的自由现金流。这些现金流，正是支撑先进制程研发和扩产的“现金奶牛”，也是头部厂商在下一个技术周期中继续投入的底气所在ix。

　　新进入者往往缺乏这种内部“造血-输血系统”，只能高度依赖外部资本市场或者政策支持。一旦遭遇行业下行周期，或融资渠道出现波动，其抗风险能力便远不如拥有成熟产线缓冲的巨头。这也是为什么在 DRAM 行业中，资本开支不仅是一场技术竞赛，更是一场耐力与现金流的持久战。

　　将 DRAM 与其他行业对比，其资本门槛的异常性更加清晰。软件行业不需要太多固定资产投入；即便是汽车制造这样典型的重资产行业，一条整车装配线的投资通常在十亿至二十亿美元之间，使用周期可长达十年以上。

　　相比之下，一座 DRAM 晶圆厂的初始投入往往高达百亿美元级别，而且每三到四年就必须进行大规模设备更新，才能跟上制程代际更替x。资本不仅投入得多，而且折旧得快。

　　这种极端的资本密度，构成了 DRAM 产业最坚固、也最直接的金融防火墙。它并不依赖任何行政许可或市场准入条款，而是通过持续、真实、不可回避的现金消耗，将绝大多数潜在进入者挡在门外。

　　随着制程逐步逼近 10 nm，DRAM 的技术演进面临前所未有的物理约束。纯粹依靠微缩已无法维持性能与良率，任何进步都可能需要材料学和工艺的根本性突破。

　　DRAM 的存储单元必须在极小的占地面积内维持约 25 fF 的电容，为了在平面微缩下实现这一目标，电容只能向垂直方向发展。

　　目前电容深宽比（Aspect Ratio）已超过 100:1，可想而知，这就像在地基仅几米宽的情况下建造几百米高的摩天大楼，任何微小失误都可能导致结构坍塌。制造上，深而窄的孔洞在刻蚀或沉积时极易出现“未开口”或“桥接”缺陷，任何偏差都会直接降低良率。解决这一难题，需要先进的硬掩模（Hardmask）材料和原子层沉积（ALD）技术的精确配合。美光等厂商指出，电容深宽比微缩已经成为当前最大的工艺挑战之一，必须依赖如钛氮化物（TiN）电极和高 K 介电质的完美沉积。

　　另一些前沿探索如无电容 DRAM（Capacitor-less），例如 Imec 的 2T0C 技术，利用晶体管本身的栅极电容存储数据。对新进入者而言，这类技术既是机遇，也可能是陷阱，因为一旦技术路线押错，就可能像当年 Qimonda 依赖沟槽式电容 Trench Capacitor 而最终失败一样，直接导致市场淘汰。

　　此外，AI时代将竞争引向高带宽内存（HBM），这不仅是制程微缩的延伸，更是封装层面的技术战争。HBM通过硅通孔（TSV）技术，将多个DRAM芯片垂直堆叠，使得良率挑战呈指数增长。TSV工艺需要在极薄硅片上钻出数千微孔，并填充铜导线，同时保证晶体管结构完整无损。晶圆减薄流程，为堆叠12层乃至16层，硅片需研磨至30–50微米厚，如同薄脆薯片般易碎，操作稍有不慎便会报废。混合键合（Hybrid Bonding）环节，HBM4时代采用铜-铜直接连接，纳米级对准误差都会导致整个堆叠失效。

　　HBM的良率远低于标准DRAM，而且工艺环节之间的连乘效应，使工艺良率低的厂商几乎无利可图。SK海力士凭借MR-MUF技术和成熟工艺，目前在HBM3e领域保持暂时领先。HBM4验证程序也已进展至尾声，预计将在2026年第二季陆续完成。其中，Samsung（三星）凭借最佳的产品稳定性，预期将率先通过验证，SK hynix（SK海力士）、Micron（美光）随后跟上，HBM可望形成三大厂供应NVIDIA HBM4的格局xi。进一步抬升了后进厂商的追赶难度。

　　可以看出，DRAM 微缩与先进封装不仅是工艺问题，更是物理极限、材料创新和系统工程的综合博弈。尤其是HBM快速崛起的阶段，对新进入者来说，这种新的技术范式转移，机会与风险同在，由于技术和市场格局还在快速变化中，既有可能因为押对了技术而异军突起，也有可能因为押错方向而进一步被甩开距离。

　　DRAM产业的另一大特点是，这是一片被密不透风的专利权覆盖着的热带丛林。三星、SK海力士和美光各自拥有数万项核心专利，涵盖从存储单元结构、电路设计到制造工艺的每一个细节。对于任何新产品，要完全绕开这些专利可能性极低。

　　这张专利网既是防御盾，又是进攻利器，它保护了巨额研发投入，同时也可以作为遏制竞争者的法律武器。三大巨头之间通过长期的交叉许可协议（Cross-licensing）形成了一种互相之间的“休战状态”，可以专注于生产与市场竞争，而不必为专利纠纷分心。但是，新进入者不属于这个俱乐部，就没那么幸运了，一不小心就如猎物闯入荆棘林，随时可能触碰一道道的专利条款构成的陷阱。

　　例如，三星与SK海力士在2013年签署了全面的专利交叉许可协议，涵盖了数万项半导体相关专利，其明确目标是“通过合作减少不必要的法律纷争，集中精力进行技术创新”。美光与三星在2010年也签署了类似的十年期协议。这些协议建立了一个事实上的“专利同盟”，盟内成员可以共享技术红利，而盟外的新进入者若想生产标准化的DRAM产品，极大的几率会触碰这些基础专利。

　　对于新进入者而言，面临的不仅是巨头的专利压制，还有来自非专利实施实体（NPE，常被称为“专利海盗”）的威胁。IP Bridge等机构持续针对美光等厂商发起诉讼，而Netlist公司也针对三星提起过关于内存模块缓冲电路的诉讼。在这种“专利丛林”中，新进入者必须支付巨额的授权费用或面临进口禁令，这显著推高了运营成本。

　　在DRAM行业发展史上，专利诉讼不仅是保护手段，也是一种竞争策略。Rambus曾凭借专利诉讼向整个行业收取高额授权费，而美光也多次使用法律壁垒来限制竞争对手。

　　除了公开专利，DRAM产业的大部分壁垒隐藏在“商业机密”中，包括那些无法专利化的核心工艺经验。例如，蚀刻步骤的微小温度差异、清洗液配比、炉管运行参数等，这些知识往往只存在于资深工程师的经验中。

　　为了保护这些隐性知识，三星和SK海力士实施严格的竞业禁止协议，并严厉打击员工跳槽至竞争对手。这种制度化的人才封锁切断了新进入者通过“挖角”快速积累经验的捷径，使得他们必须自行摸索工艺，显著延缓了追赶速度。

　　DRAM虽是标准化产品，但在数据中心、云服务器乃至自动驾驶系统中，其可靠性直接关乎数百万美元的经济成本。对于亚马逊AWS、微软Azure、谷歌等超大规模数据中心运营商（Hyperscalers）来说，一次内存故障可能导致整个机房宕机，每小时损失可达数百万美元。因此，这类客户对风险极度敏感，他们购买的不仅是DRAM芯片，更是经过验证的可靠性。

　　新产品想进入数据中心的供应链，必须经历严苛的认证（Qualification）流程，通常耗时6至12个月。流程首先包括组件级测试，在高温高压下运行数千小时，检测芯片寿命和稳定性。然后是系统级测试，将内存安装在实际服务器机架中，运行真实工作负载，验证RAS（可靠性、可用性、可服务性）特性。最后还需要通过生态系统验证，确保与Intel、AMD、NVIDIA等最新CPU和内存控制器完全兼容。

　　对新进入者而言，这不仅是时间成本，也是巨额现金消耗。在等待认证通过的近一年内，他们需要维持库存、支付生产成本，却无法获得订单收入。相比之下，老牌巨头凭借长期合作关系和“Golden Die”地位，能够大幅简化认证流程。

　　随着DDR5普及，服务器内存集成了更复杂的RAS功能，包括片上ECC（On-Die ECC）、错误检查与清理（ECS）、封装后修复（PPR）等xiii。这些功能的实现要求内存厂商与CPU厂商在设计和调试阶段进行深度协作。

　　三大巨头不仅参与了JEDEC标准的制定，还在早期与CPU厂商联合优化，使其产品在高级RAS特性上天然兼容。新进入者往往被排除在这种生态合作之外，其芯片在高端服务器系统中可能存在兼容性风险。这迫使他们不得不先进入低利润的消费电子市场（如低端手机、机顶盒），难以切入高利润的服务器领域，从而陷入“低利润 → 低研发投入 → 技术落后”的恶性循环。

　　如果说第一章解释的是“为什么规模决定成本”，那么本章讨论的是“为什么规模决定生死”。

　　需求端，DRAM受宏观经济波动影响，而供给端，则呈现阶梯释放，一旦新晶圆厂投产，短时间内便向市场注入相当于全球产能若干百分点的DRAM供应。这种错配带来了剧烈的价格波动：

　　这种供需错配让DRAM成为典型的“绞肉机”产业：只有现金充足、技术成熟的企业才能幸存，而边缘玩家常被市场波动瞬间淘汰。

　　在完全竞争市场中，价格会自然淘汰低效率企业。但在DRAM行业特殊的市场格局下，巨头积累了令人震撼的现金储备，使它们在下行周期依然能够保持战略主动权。例如，三星电子净现金储备一度超过700亿美元，这为其提供了在低价环境中持续研发和扩产的能力。

　　就最近的2023年，这一轮存储寒冬中，三星和SK海力士尽管录得数十亿美元的运营亏损，却仍然坚持投入，加快HBM产能布局。

　　历史亦如此，日本DRAM厂商即便每片都亏着卖，也无法与三星抗衡，最终被迫退出。2008年金融危机期间，三星继续扩大300mm晶圆厂投资，而Qimonda因资金链断裂无法跟进，最终在2009年倒闭。这种战略不仅是生存策略，更是一种可信的战略威慑，昭告所有的潜在进入者，谁敢进场，就准备在下行周期被现金优势碾压。

　　奇梦达（Qimonda, 2009）是从英飞凌分拆出的欧洲巨头，因技术赌注失误和金融危机双重打击而倒下。首先是技术路线错误，押注沟槽式（Trench）电容技术，在70nm以下微缩时深宽比受限，良率难以提升，单颗芯片成本高于主流堆叠式（Stack）设计。然后祸不单行，2008年DRAM价格暴跌，资金迅速烧光，陷入严重的财务危机。德国政府援助迟疑，加之母公司英飞凌剥离业务，资金链断裂，最终宣告破产。

　　尔必达（Elpida, 2012）原本是日本最后的DRAM希望。尔必达技术并不落后，甚至在移动DRAM上领先美光，但仍然难逃被周期击垮。2011年日元升值至历史高位（约75日元兑1美元），DRAM以美元计价，而成本以日元支出，使出口竞争力骤降xiv。尽管获得政府注资和银行贷款，但在价格持续低迷下无法再融资，现金流枯竭迫使申请破产保护。最终的结局如前文提到的，2013年美光收购尔必达，及其台湾地区代工伙伴，获得移动DRAM核心技术和产能，奠定今日三强格局。

　　这些案例表明，DRAM 产业不仅是一场技术与成本的竞争，更是对资产负债表承受能力的周期性极限考验，甚至到了关键时刻，演变为国家意志与产业战略的较量。

　　若将时间拨回 2008 年与 2012 年，德国与日本政府若能像今天这样清醒地认识到 DRAM 在全球科技产业链中的基础性地位，或许不会如此轻易地放弃奇梦达与尔必达。从他们的经验中可以得到的教训是，在 DRAM 产业中，政府层面的长期支持本身构成了一种隐性的进入壁垒。在极端的周期低谷面前，纯粹的市场逻辑往往会失效，国家意志的隐性背书，正在或已经成为对冲这种周期壁垒的核心变量。

　　当前 DRAM 市场的集中度已经处于极高水平。以赫芬达尔—赫希曼指数（HHI）衡量，行业已明显进入高度集中区间，CR3 超过 94%。根据 TrendForce 数据，三星电子、SK 海力士与美光几乎覆盖了全球绝大部分 DRAM 产能与出货量。这种结构并不是简单的市场洗牌的结果，而是数十年技术演进、资本博弈与周期性清洗共同塑造的终态。

　　在这一高度集中的结构下，DRAM 行业呈现出一种与分散市场截然不同的竞争模型，可以说是一种避免“公共地悲剧”（Tragedy of the Commons）的内生秩序机制。

　　通常，在仅有少数几家规模相当、长期博弈的参与者的环境中，各方都更有动力维护产业的长期可持续性，而非通过短期激进扩产引发价格、集体自损，换言之只存在少数供应商的行业更容易把维持竞争秩序的成本内部化。

　　在传统的博弈论模型中，“囚徒困境”往往意味着价格战不可避免。但在 DRAM 这样的超高资本密度、超长投资周期产业中，经过多年的重复博弈，这一逻辑已经被显著弱化。

　　通过各家企业的财报披露、资本开支规划与产能扩张节奏等公开信息，头部厂商能够在合法、透明的框架内形成对行业周期的共同预期，从而避免类似产业早期的无序竞争，业内一般称之为资本支出纪律。

　　近年来三星与 SK 海力士在扩产节奏上趋于审慎、优先考量盈利能力而非单纯追逐市占率，正是这种结构性理性的体现，也客观上延长了 DRAM 行业的“超级周期”。

　　更重要的是，高集中度并非只是结果，它本身也在反过来塑造行业行为，并构成一种对潜在进入者的结构性壁垒。

　　美光在 2013 年收购尔必达（Elpida）的案例，具有高度代表性。从事后视角看，这是一笔“低价抄底”的成功交易；但在当时的情境下，尔必达负债累累、行业正处低谷，美光承担了显著的财务与整合风险。实际上这一并购并非只利好美光一家，通过将濒临破产的关键产能纳入在位的厂商体系，而不是新进入的玩家，该交易迅速提升了行业集中度，客观上稳定了 DRAM 的供给结构。三星与 SK 海力士在这一过程中搭了便车，共同受益于集中度上升所带来的价格修复与周期缓和。

　　反之，如果尔必达当年被三巨头之外的其他参与者收购，结果可能截然不同：核心技术外流、产能结构更加分散，行业集中度难以提升，DRAM 市场也更可能延续此前长期的无序价格竞争。换言之，集中度的提升本身是对所有参与竞争的供应商无法排他享受到的一种行业“公共品”xv，而并购方承担了提供这一行业“公共品”的主要成本与风险。这种行为之所以会出现，也是因为市场高度集中，其正外部性主要由少数几家共享，并不会被大量“搭便车者”稀释。

　　反之，在一个高度分散的市场中，例如LED这类行业，没有任何一家企业有足够的激励或能力去承担这种“秩序维护成本”；而在 DRAM 产业这样的市场结构中，维护进入壁垒、稳定竞争格局，反而成为行业主要玩家理性的长期策略。

　　这一“技术—资本—市场”飞轮并非单一企业可以复制，而是建立在高度集中、长期博弈的产业结构之上。正是这种结构，使得 DRAM 行业在经历数十年的剧烈震荡后，逐步演化出一种相对有序、可持续的竞争格局。

　　从这一意义上看，DRAM 的高进入门槛并不仅是技术或资本的结果，更是产业结构自身演化出的防御机制，这是分散型产业所不具备、也难以模仿的根本性壁垒。对新进入者来说，这种壁垒也是双刃剑。壁垒固然增加了进入的难度，然而一旦成功进入，也能坐享几十年产业演化所形成的壁垒红利。

　　回顾整个 DRAM 产业的演化路径可以发现，其高门槛并非源自某一项关键技术、某一次资本投入，或某一代企业的战略选择，而是九种进入壁垒在长期竞争中相互叠加、彼此放大，最终凝结而成的一套系统性防护结构。任何单一维度的突破，都不足以撬动整体格局，反而会在其他维度上遭遇更强烈的反作用力。

　　JEDEC 标准首先在制度层面抹平了产品差异，切断了通过功能创新、架构分化或市场细分“绕开竞争”的可能性，迫使所有参与者回到同一条赛道，以成本、良率与工艺稳定性作为唯一的竞争变量。在这一前提下，规模经济被推向极致，也就是说，只有在足够庞大的出货量基础上，研发投入、设备折旧与专利布局才能被有效摊薄，而规模本身又反过来强化了成本优势，使领先者能够持续加大研发与资本投入，进一步拉开与追赶者的差距。

　　高强度、持续性的研发投入并非孤立发生，而是直接转化为学习曲线优势。学习曲线将“时间”这一变量内生为生产要素，使得早期积累的经验数据、工艺参数和失败样本不断复利化，构成几乎无法用资本快速购买的一种隐性资产。这一优势与规模效应相互嵌套，规模越大，学习速度越快；学习越快，单位成本越低，从而支撑更大的规模。

　　在物理层面，IDM 模式进一步封死了代工或设计分工的捷径。由于 DRAM 单元结构与制造工艺之间存在不可分割的强耦合关系，任何试图“跳级”的进入方式都会在良率、可靠性或成本上迅速暴露缺陷。

　　这意味着，后进入者若要立足，必须在同一时间推进工艺研发、产品验证、专利布局与设备投资。进入时间越晚，所需资本规模越大，强化了资本壁垒，而巨额资本支出又会将任何工艺失误、判断偏差或节奏错误成倍放大，显著抬高试错成本。

　　当制程微缩逼近原子尺度，这一机制被进一步强化。物理极限不仅提高了技术难度，也放大了经验不足带来的风险，使得技术积累不足的参与者更容易在探索过程中遭遇不可逆的失败，从而在尚未完成追赶之前便被迫退出。

　　在此基础之上，专利与商业秘密构成的法律防御网络，进一步压缩了后来者的操作空间。技术能力不仅决定是否能够规避侵权风险，也直接关系到能否进入关键客户的供应链体系。服务器级客户认证与生态绑定，则在市场层面引入了不可忽视的时间滞后，因此，即便产品在技术上可用，也难以及时转化为现金流，从而对资本耐力构成持续消耗。

　　而贯穿这一切的，是 DRAM 产业高度波动的周期机制。周期性下行如同一台没有感情的清洗机器，定期放大企业间财务结构上的差异，将资本实力不足、节奏把握失误或负债过高的参与者清扫出局，使前述所有壁垒构成的冲击在低谷期集中显现。

　　最终，在上述多重机制的共同作用下，产业结构自然收敛为高度集中的格局。这种集中度并非起点，而是长期竞争筛选的结果；在这一结构中，理性博弈逐步取代无序竞争，在位者得以维持较为稳定的盈利水平，并将其持续转化为新的技术、资本与市场优势，形成自我强化的闭环。

　　这不是循环论证，而是这些因素之间复杂性让因果链难以一目了然，然而却能互相影响，层层嵌套与相互放大，使 DRAM 产业不再只是“难以进入”，而是逐渐演化为一种难以复制的工业形态。

　　在现代制造史上，很少有产业像 DRAM 这样，将物理极限、经济规律、法律制度与时间成本如此紧密地焊接在一起，最终构筑出一座无形却极其坚固的产业堡垒。

　　新进入者利用本土市场或国家战略支持，试图硬刚这九大壁垒，难度之巨，意义之大可见一斑。其要赢得的，不是一个产品或者一个企业的崛起，而是在这样结构之下，占据不可替代的生态位，甚至，成为不可或缺的玩家。

　　ii 美光（Micron Technology）对日本存储芯片巨头尔必达（Elpida Memory）的收购于 2013年7月31日 正式完成，因此以年度市场份额统计来看，HHI指数的快速抬升出现在2014年。

　　iii JEDEC固态技术协会是固态及半导体工业界的一个标准化组织，它由约300家公司成员组成，约3300名技术人员通过50个不同的委员会运作，制定固态电子方面的工业标准。

　　v 停产点是指在厂商理论中，市场价格恰恰可以弥补平均可变成本且无多余的点。这时，企业每期的损失恰好等于它的固定成本，与停业关门的后果一样。西方经济学中把收入等于变动成本的点称为“停产点”，在停产点以上到盈亏平衡点以下的曲线上，收入在弥补变动成本后的边际利润小于固定成本，企业会产生小于固定成本数额的亏损，但理性的厂商仍会坚持生产。

　　vi DRAM 单元管（通常指 DRAM 存储单元中的晶体管）是构成动态随机存取存储器的核心组件。现代 DRAM 普遍采用 1T1C 结构，即由一个晶体管（1 Transistor）和一个电容器（1 Capacitor）组成一个基本的存储单元 。

　　vii 随着制程进入 10nm 以下（1a, 1b, 1c nm），工艺步骤超过 1000 步。假设每一步的良率为 99.9%，1000 步后的总良率仅为0.9991000 ≈ 36.7%。要达到 90% 的总良率，单步良率必须达到 99.99% 以上。这种对单步工艺稳定性的极致要求，构成了极高的技术壁垒。对于缺乏历史数据校正的新手，要从 36% 提升至 90%，往往需要数年时间，而那时该代技术已成过时产品。

　　viii DRAM 的基本单元是 1T1C（一个晶体管 + 一个电容）。与逻辑芯片仅由晶体管组成不同，DRAM 必须在极小的面积上制造一个巨大的电容来存储电荷（数据位元）。为了在平面微缩的同时保持电容容量（约 25fF 以防止数据丢失），必须将电容做成极高的圆柱体或深槽。这种工艺需要特殊的高深宽比蚀刻（High Aspect Ratio Etching），其工艺窗口与逻辑芯片的金属互连层完全不兼容。DRAM 电容制造通常需要高温退火（600°C 甚至更高）以结晶高介电常数（High-k）材料（如二氧化锆 ZrO2），这会破坏先进逻辑晶体管的金属闸极（Metal Gate）结构。反之，逻辑芯片的先进制程难以承受 DRAM 电容的高温工艺。因此，台积电等逻辑代工厂无法在标准逻辑产在线高效制造高密度 DRAM，这使得 Fabless 模式在 DRAM 领域难以生存。

　　ix 根据美光科技的财报，其资本支出长期维持在营收的 30% 以上，但在 HBM 需求爆发的 2025 财年，资本支出预计将进一步激增至 158 亿美元，占营收比重超过 40%，显示出这场军备竞赛的残酷性。

　　x 芯片制造设备的折旧年限通常设定在 5 到 7 年，但在 DRAM 领域，由于制程迭代太快，很多设备在财务上还没折旧完，在技术上就已经落后了

　　xi TrendForce集邦咨询: 预计HBM4验证将于2026年第二季度完成，三大原厂供应英伟达的格局有望成形

　　xii SK海力士的HBM市占约60%，处于主导地位，为NVIDIA的AI加速器如Blackwell和Rubin提供动力，并产能满载至2026年。2025财年业绩更创新高，季营利达19.2兆韩元。但得益于「存储器超级周期」价格飙升，导致DRAM全球短缺，DDR5现货价格大幅度上涨，通用产品利润率提升至80%，有时甚至超过HBM利润率，不过长期看DDR5的正常利润率仍会保持在30-40%区间。

　　xiii DDR5的RAS（Reliability, Availability, Serviceability，可靠性、可用性、可维护性）功能旨在确保在极高传输速度下保持信号完整性和数据一致性。其核心功能包括片上ECC(On-Die ECC)、读写数据循环冗余校验（CRC）、决策反馈均衡器(DFE)和占空比调节器（DCA）等，特别适用于高速率数据传输的稳定运行

　　xv 公共品（Public Goods），又称公共物品或共享品，指具有消费的非竞争性和受益的非排他性的产品或服务

　　xvi 九种壁垒的属性并不是完全同等重要的，因此本文将九种壁垒的性质分为三种类型的，第一性壁垒整个产业的核心护城河，属于根壁垒，第二性壁垒是第一性壁垒基础上演化出的商业模式，具有派生的性质，而第三性壁垒则是在前两种壁垒基础上生成的产业生态，是产业壁垒的高质量信号。